`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2020/09/27 20:40:15
// Design Name: 
// Module Name: riscv_test
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module riscv_test();
    reg clk;
    reg rst;
    initial
        begin
        clk = 0; 
        rst = 0;
        #150 rst = 1;
    end
        always #100 clk = ~clk;

        riscv_soc u_riscv_soc(
        .clk(clk),
        .rst(rst)
        );
    initial
        begin
        $readmemb("simple.out", u_riscv_soc.u_inst_ram.ram_);
        end
endmodule
